TSMC дразнит силикон с трехмерной структурой высотой 12 дюймов: SoIC становится экстремальным

7
TSMC дразнит силикон с трехмерной структурой высотой 12 дюймов: SoIC становится экстремальным

В течение нескольких лет я утверждал, что поле битвы будущего, когда дело доходит до кремния следующего поколения, будет в межсоединениях – неявно это опирается на очень сильный каталог передовых методов упаковки, чтобы применить эти межсоединения и принести чипсы вместе. По мере того, как мы сближаем эти микросхемы, все элементы, такие как мощность, тепловые характеристики и сложность конструкции, становятся все смешанными, и это очень затрудняет производство многосвязных продуктов с высоким выходом, тем более, если они расположены вертикально, а не горизонтально. . Вот почему то, что TSMC показала на своем технологическом симпозиуме на этой неделе, тем более безумно.

Для некоторой предыстории, одним из наборов технологий, которые есть в руках TSMC, является SoIC: System on Integrated Chip. Это ключевая технология интеграции TSMC в будущем, которая выходит за рамки прошлых реализаций промежуточных вставок или чипов, поскольку она позволяет штабелировать кремниевые кристаллы вообще без использования каких-либо микронеровностей, вместо этого выравнивая и связывая металлические слои кремния непосредственно с друг друга.

TSMC дразнит силикон с трехмерной структурой высотой 12 дюймов: SoIC становится экстремальным

Один слайд технологического симпозиума показывает все это. TMSC в настоящее время исследует конфигурации SoIC 12-Hi. Каждый из кристаллов в стеке 12-Hi имеет серию сквозных кремниевых переходных отверстий (TSV), чтобы каждый слой мог взаимодействовать с остальными слоями, и идея состоит в том, что каждый слой может быть отдельным логическим элементом IO, SRAM или может быть пассивным, чтобы действовать как слой теплоизоляции между другими активными слоями.

Эта конструкция, как показано на слайде, имеет максимальную толщину 600 микрон согласно TSMC, что означает, что каждый слой находится на уровне менее 50 микрон. Обратите внимание, что шаг выступа на стандартном традиционном решении для штабелирования штампов может быть порядка 50 микрон. В случае SoIC шаг гибридного соединения составляет 9 мкм для чипов N7 / N6 и 6 мкм для чипов N5. Это показывает, что TSMC имеет под рукой впечатляющие технологии линейного производства и утонения пластин, чтобы добиться такого уровня согласованности и выравнивания штампов. Компания даже продемонстрировала способность уменьшить это значение до 0,9 мкм, в масштабе, в котором это позволило бы расширить внутреннее межсоединение кремниевого чипа.

Тестовая микросхема, показанная на слайде, скорее всего, будет состоять из 12 слоев пассивного кремния с базовым управлением TSV, если на нем будут продемонстрированы некоторые начальные испытания. Очевидно, что при построении чего-то подобного, термики вступят в игру, но главный аспект здесь с точки зрения TSMC заключается в том, что они могут это построить. Теперь дело за покупателями: зарезервировать место в очереди за технологией.

Изображение карусели от Taiwan Semiconductor Manufacturing Co., Ltd.

Связанное чтение

  • TSMC подробно описывает 3-нм техпроцесс: масштабирование полного узла для серийного производства за 2П22
  • TSMC построит 5-нанометровую фабрику в Аризоне и начнет работу в 2024 году
  • TSMC и Broadcom разработали CoWoS Interposer площадью 1700 мм2: в 2 раза больше, чем прицельные сетки
  • TSMC увеличивает капитальные затраты на 1 миллиард долларов и ожидает большого успеха узла N5
  • Выход 5-нанометрового тестового чипа TSMC на ранних этапах производства составляет 80%, HVM появится в первом полугодии 2020 г.
  • TSMC: 5 нм на пути к HVM во втором квартале 2020 года, будет разгоняться быстрее, чем 7 нм
  • TSMC: Технологический процесс N7 + EUV в больших объемах, 6 нм (N6) Скоро появится