«Лучшая доходность на 5 нм, чем на 7 нм»: обновленная информация TSMC о дефектах для N5

4
«Лучшая доходность на 5 нм, чем на 7 нм»: обновленная информация TSMC о дефектах для N5

Одним из ключевых показателей того, насколько хорошо развивается полупроводниковый процесс, является количественный выход чипа, или, скорее, его плотность дефектов. Производственный процесс, который имеет меньше дефектов на заданную единицу площади, будет производить больше заведомо хорошего кремния, чем тот, у которого больше дефектов, и цель любого процесса литья состоит в том, чтобы минимизировать эту частоту дефектов с течением времени. Это повысит пропускную способность клиентов при выполнении заказов, и литейный завод стремится сбалансировать это с затратами на улучшение производственного процесса.

В качестве меры плотности дефектов используется количество дефектов на квадратный сантиметр. Все, что ниже 0,5 / см2 обычно является хорошей метрикой, и мы видели, как TSMC показывает некоторые действительно интересные цифры, такие как 0,09 дефектов на квадратный сантиметр на своем технологическом узле N7 всего через три квартала после начала массового производства, как было объявлено в ноябре на симпозиуме VLSI 2019. В его нынешнем виде частоту дефектов нового технологического узла часто сравнивают с процентом дефектов предыдущего узла в то же время в процессе разработки. В результате мы получили этот график на технологическом симпозиуме TSMC на этой неделе:

«Лучшая доходность на 5 нм, чем на 7 нм»: обновленная информация TSMC о дефектах для N5

В настоящее время текущий процесс N5 от TSMC имеет меньшую плотность дефектов, чем N7 в то же время в его цикле разработки. TSMC. Этот слайд от TSMC был продемонстрирован в начале мероприятия, а более подробный график был представлен позже в тот же день:

«Лучшая доходность на 5 нм, чем на 7 нм»: обновленная информация TSMC о дефектах для N5

Этот график является линейным, а не логарифмической кривой первого графика. Это означает, что процесс N5 TSMC в настоящее время составляет от 0,10 до 0,11 дефектов на квадратный сантиметр, и компания ожидает, что в следующем квартале объемы производства увеличатся до уровня ниже 0,10.

Частично то, что делает 5-нанометровый выход немного лучше, возможно, связано с более широким использованием технологии Extreme UltraViolet (EUV), которая сокращает общее количество этапов производства. Каждый шаг – это потенциальный шанс снизить доходность, поэтому, заменяя 4 шага DUV на 1 шаг EUV, это устраняет некоторые из этих дефектов.

Первый 5-нанометровый процесс TSMC, получивший название N5, в настоящее время находится в массовом производстве. Ожидается, что первыми продуктами, построенными на N5, станут процессоры для смартфонов, которые должны появиться в конце этого года.

Связанное чтение

  • TSMC подробно описывает 3-нм техпроцесс: масштабирование полного узла для серийного производства за 2П22
  • TSMC построит 5-нанометровую фабрику в Аризоне и начнет работу в 2024 году
  • TSMC и Broadcom разработали CoWoS Interposer площадью 1700 мм2: в 2 раза больше, чем прицельные сетки
  • TSMC увеличивает капитальные затраты на 1 миллиард долларов и ожидает большого успеха узла N5
  • Выход 5-нанометрового тестового чипа TSMC на ранних этапах производства составляет 80%, HVM появится в первом полугодии 2020 г.
  • TSMC: 5 нм на пути к HVM во втором квартале 2020 года, будет разгоняться быстрее, чем 7 нм
  • TSMC: Технологический процесс N7 + EUV в больших объемах, 6 нм (N6) Скоро появится